ПЛИС фирмы Altera: проектирование устройств обработки сигналов.
Стешенко В.Б.
Глава 5. Язык описания аппаратуры Verilog HDL
- 5.1: Общие сведения
- 5.2: Операторы
- 5.3: Числа в Verilog
- 5.4: Цепи в Verilog (Nets)
- 5.5: Регистры (Registers)
- 5.6: Векторы (Vectors)
- 5.7: Массивы (Arrays)
- 5.8: Регистровые файлы (Memories)
- 5.9: Элементы с третьим состоянием (Tri-state)
- 5.10: Арифметические операторы (Arithmetic operators)
- 5.11: Логические операторы (Logical operators)
- 5.12: Операторы отношения (Relational operators)
- 5.13: Операторы эквивалентности (Equality)
- 5.14: Поразрядные операторы (Bitwise operators)
- 5.15: Операторы приведения (Reduction operators)
- 5.16: Операторы сдвига (Shift operators)
- 5.17: Конкатенация (объединение, Concatenation)
- 5.18: Повторение (Replication)
- 5.19: Системные директивы (System Tasks)
- 5.20: Проектирование комбинационных схем: пример проектирования мультиплексора 4 в 1
- 5.21: Модули проекта (Design Block Modules)
- 5.22: Порты (Ports)
- 5.23: Правила соединения (Connection Rules)
- 5.24: Базовые блоки (Basic Blocks)
- 5.25: Пример проектирования последовательностного устройства: двоичный счетчик
- 5.26: Временной контроль (Timing Control)
- 5.27: Защелкивание (Triggers)
- 5.28: Список сигналов возбуждения (Sensivity List)
- 5.29: Задержка распространения в вентиле (Gate Delays)
- 5.30: Операторы ветвления (Branch Statements)
- 5.31: Циклы (Looping Constructs)
- 5.32: Файлы в Verilog
- 5.33: Задание векторов входных сигналов для моделирования (Verilog Input Vectors)
- 5.34: Список операторов Verilog
- 5.35: Приоритет операторов
- 5.36: Ключевые слова (Keywords)
- 5.37: Директивы компилятора
- 5.38: Типы цепей (Net Types)
5.27. Защелкивание (Triggers)
Функционирование защелки рассмотрим на примере.
event data_in;
always @(negedge clock)
if (data[8]==1) -> data_in;
always @(data_in) mem[0:1] = buf;
В этом примере в каждом отрицательном фронте синхроимпульса, проверяется, равно ли data[8] единице, если, так то data_in = 1.
