Разработка светодиодных систем отображения информации

Системы передачи по волоконно-оптическим линиям связи

 

Светодиодные экраны

Бегущие строки

НПП “Цифровые решения”

Контрактная разработка радиоэлектронных устройств

Цифровая обработка сигналов и изображений

Поставка высокотехнологичных изделий

 

ПЛИС фирмы Altera: проектирование устройств обработки сигналов.

Стешенко В.Б.

 

Глава4. Язык описания аппаратуры VHDL

4.8. Задержки сигналов и параметры настройки

Объект с задержкой можно представить как бы состоящим из двух- идеального элемента и элемента задержки.

В языке VHDL встроены две модели задержек – инерциальная и транспортная.

Инерциальная модель предполагает, что элемент не реагирует на сигналы, длительность которых меньше порога, равного времени задержки элемента. Транспортная модель лишена этого ограничения.

Инерциальная модель по умолчанию встроена в оператор назначения сигнала языка VHDL. Например, оператор назначения Y<=X1 and X2 after 10 ns; описывает работу вентиля 2И и соответствует инерциальной модели. Указание на использование транспортной модели обеспечивается ключевым словом transport в правой части оператора назначения. Например, оператор YT<=transport X1 and X2 after 10 ns; отображает транспортную модель задержки вентиля.

Задержка может быть задана не константой, а выражением, значение которого может конкретизироваться для каждого экземпляра объекта, используемого как компонента. Для этого ее следует задать как параметр настройки в описании интерфейса объекта.

Приведенное ниже описание объекта 12 включает описание интерфейса и тела 12 с инерциальной задержкой, заданной как параметр настройки.

Entity 12 is

--параметр настройки Т по умолчанию равен 10 нс

Generic (T: time = 10 ns);

Port ( X1, X2: in bit; Y: out bit );

End 12;

Architecture A1_inert of 12 is

Begin

Y<= X1 and X2 after T;

End A1_inert;

Architecture A1_transport of 12 is

Begin

Y<= transport X1and X2 after 10 ns;

End; 

Ниже представлен вариант описания архитектуры иллюстрирующей возможность использования параметра настройки (задержка Е1 равна 5 нс., Е2- 20 нс.) и возможность совмещения структурного и поведенческого описаний в одной архитектуре: 

Architecture MIX_8_a of F is

Component 12

Generic (T: time);

Port (X1, X2: in bit; Y: out bit );

End component;

Begin

E1: 12 generic map (5 ns );

Port map ( A1, A2, B1);

E2: B2<= not ( A1 and A2 ) after 20 ns;

End; 

Более сложной представляется ситуация, когда необходимо отобразить в описании архитектуры объекта тот факт, что задержки фронта и среза сигналов не совпадают или зависят от путей прохождения сигналов в схеме и ее предыдущего состояния. 

Одним из вариантов описания инерциального поведения вентиля 2И с разными задержками фронта и среза может быть следующим:

Architecture INERT of 12 is

Begin

Process ( X1, X2 );

Variable Z: bit;

Begin

--выход идеального вентиля

Z=X1 and X2;

if Z=’ 1’ and Z’DELAYED=’ 0’ then

--срез

Y<=’ 0’ after 3 ns

End if;

End process;

End; 

Атрибут Z’DELAYED дает предыдущее значение сигнала.

При описании более сложных ситуаций следует учитывать особенности реализации механизма учета задержек сигналов в VHDL. С сигналом ассоциируется драйвер - множество сообщений о планируемых событиях в форме пар время- значение сигнала.

В случае транспортной задержки, если новое сообщение имеет время большее, чем все ранее запланированные, оно включается в драйвер последним. В противном случае предварительно уничтожаются все сообщения, запланированные на большее время.

В случае инерциальной задержки также происходит уничтожение всех сообщений, запланированных на большее время. Однако разница в том, что происходит анализ событий, запланированных на меньшее время, и если значение сигнала отличается от нового , то они уничтожаются.

 

- Наверх -

 

Координаты:

   г. Москва, пр. Мира, 102

Для писем:

   105066, Россия, г. Москва, а/я 18

Тел.: (495) 778-97-04

e-mail: mail@dsol.ru, info@dsol.ru

 

© НПП “Цифровые решения” 2003 — 2006

Разработка светодиодных экранов | Разработка бегущих строк | Проектирование ПЛИС и СБИС | Разработка законченных устройств и модулей | Синтез алгоритмов |

Rambler's Top100 Rambler's Top100