Разработка светодиодных систем отображения информации

Системы передачи по волоконно-оптическим линиям связи

 

Светодиодные экраны

Бегущие строки

НПП “Цифровые решения”

Контрактная разработка радиоэлектронных устройств

Цифровая обработка сигналов и изображений

Поставка высокотехнологичных изделий

 

ПЛИС фирмы Altera: проектирование устройств обработки сигналов.

Стешенко В.Б.

 

Глава 1. Элементная база

1.2. Семейство FLEX6000.

Относительно новое семейство ПЛИС FLEX6000 появилось на рынке в конце 1997 года. По своим характеристикам оно является промежуточным между семействами FLEX8000 и FLEX10K. ПЛИС FLEX6000 выпускаются по технологии 0.5 мкм SRAM (FLEX6000A по 0.35 мкм) с темя слоями металлизации и обладают удачными характеристиками цена-производительность для реализации не очень сложных алгоритмов ЦОС. В таблице 1.5 приведены основные характеристики ПЛИС FLEX6000.

Таблица 1.5

 

EPF6010

EPF6016

EPF6016A

EPF6024A

Максимальная логическая емкость, эквивалентных вентилей

10 000

16 000

16 000

24 000

Число логических элементов

800

1320

1320

1960

Число логических блоков

80

132

132

196

Число программируемых пользователем выводов

160

204

204

215

Отличительной особенностью архитектуры ПЛИС FLEX6000 является технология OptiFLEX, представленная на рис.1.11.

Рис.1.11. Технология OptiFLEX.

В основе архитектуры OptiFLEX лежат логические блоки (ЛБ)(LABs, Logic array blocks), каждый из которых объединяет по 10 логических элементов (ЛЭ)(Les, Logic elements) с помощью локальной матрицы соединений. Особенностью архитектуры OptiFLEX является то, что каждый логический элемент может коммутироваться как на локальную матрицу соединений собственного логического блока, так и смежных (рис.1.11), тем самым расширяются возможности для трассировки.

Рис.1.12 Структура ЛБ FLEX6000

На рис.1.12 приведена структура ЛБ ПЛИС семейства FLEX6000. Как видно из рис.1.12, ЛБ имеет чередующуюся структуру (interleaved structure), объединяя на локальной матрице соединений (ЛМС)(lockal interconnect) сигналы с двух смежных ЛБ. Кроме того, сигналы с ЛЭ и ЛМС могут коммутироваться на строки и столбцы глобальной матрицы соединений (Row and column interconnect), которые имеют непрерывную структуру, обеспечивающую минимальные задержки.

Рис.1.13. Специализированные сигналы

Каждый ЛБ и ЛЭ управляется выделенными глобальными сигналами (Dedicated inputs), являющимися сигналами сброса, установки и синхронизации триггеров ЛЭ (рис.1.13)

Рис.1.14. Структура ЛЭ ПЛИС семейства FLEX6000.

На рис.1.14 приведена структура ЛЭ ПЛИС семейства FLEX6000. В основе ЛЭ лежит четырехвходовая таблица перекодировок (ТП, LUT, Look-up Table). Кроме того, в состав ЛЭ входят цепи ускоренного цепочечного переноса (Carry-in, carry-out) и каскадирования (cascade-in, cascade-out). Триггер ЛЭ может быть сконфигурирован с помощью логики сброса-установки (clear/preset logic), тактируется одним из сигналов, выбираемых логикой тактирования (clock select). При необходимости, сигнал с выхода ТП может быть подан на выход ЛЭ в обход триггера (register bypass).

Для обеспечения минимальной задержки при реализации сложных арифметических функций, таких как счетчики, сумматоры, вычитатели и т.п., используется организация ускоренных цепочечных переносов (carry chain) между ЛЭ. Логика ускоренных переносов автоматически формируется компилятором САПР MAX+PLUS II, или вручную при описании проекта.

При организации цепочечных переносов первый ЛЭ каждого ЛБ не включается в цепочку цепочечных переносов, поскольку он формирует управляющие сигналы ЛБ. Вход первого ЛЭ в каждом ЛБ может быть использован для формирования сигналов синхронной загрузки или сброса счетчиков, использующих цепочечный перенос.

Цепочка переносов, длиннее чем 9 ЛЭ автоматически формируется путем объединения нескольких ЛБ вместе, причем перенос формируется не в соседний ЛБ, а через один, то есть из четного в четный, из нечетного ЛБ – в нечетный. Например, последний ЛЭ в первом ЛБ в ряду формирует перенос во второй ЛЭ в третьем ЛБ в том же ряду. Отсюда ясно, что длина цепочки переносов не может быть больше, чем половина ряда.

На рис 1.15. приведен пример реализации полного сумматора с использованием логики ускоренного переноса. В этом случае ТП сконфигурироваа таким образом, что два ее входа формируют сигнал суммы, а два других входа - перенос.

Рис.1.15. Цепочечный перенос в сумматоре.

При реализации многовходовых функций используется режим каскадирования ЛЭ (рис.1.16). ТП смежных ЛЭ реализуют частичные функции, а затем с помощью цепей каскадирования формируется выход функции многих переменных. Логика кскадировния строиться либо по И (AND), либо по ИЛИ (OR).

При каскадировании по И возможно использование регистра последнего ЛЭ, при каскадировании по ИЛИ использование регистра невозможно, поскольку инвертор используется для реализации элемента ИЛИ.

Аналогично цепочечным переносам, при каскадировнии объединяются либо только четные, либо нечетные ЛЭ.

Рис.1.16 иллюстрирует реализацию каскадирования для функции большого числа переменных. Так, при реализации 16 разрядного дешифратора адреса задержка составляет порядка 3.5 нс.

Рис.1.16. Каскадирование ЛЭ.

Каждый ЛЭ ПЛИС может быть сконфигурирован тремя способами (рис.1.17):

  • нормальный режим (normal mode)
  • арифметический режим (arithmetic mode);
  • режим счетчика (counter mode);

Рис.1.17. Режимы конфигурации ЛЭ.

Нормальный режим используется для реализации основных логических функций, комбинационных схем, дешифраторов с большим числом входов, когда возможность каскадного наращивания позволяет получить выигрыш во времени.

В нормальном режиме ТП имеет четыре входа, источниками которых являются сигналы с ЛМС и цепочечные переносы.

Арифметический режим используется для реализации сумматоров, вычитателей, накопителей и компараторов. В арифметическом режиме ТП конфигурируется как две трехвходовых ТП: одна для функции трех переменных, другая – сигнала ускоренного переноса.

В режиме счетчика возможна реализация с помощью ТП функций разрешения счета, реверса, синхронных сброса и загрузки данных в счетчик. Кроме того, формируются ускоренный перенос для реализации синхронных счетчиков с помощью двух трехвходовых ТП, подобно арифметическму режиму.

Каждый ЛЭ имеет возможность глобальной асинхронной установки и сброса триггера, а также эмуляции внутренней шины с тремя состояниями.

Рис.1.18. Коммутация ЛЭ на матрицы соединений

На рис.1.18 приведена схема коммутации ЛБ и ЛЭ на локальную и глобальную матрицу соединений. Следует отметить, что ГМС имеет непрерывную структуру, как по строкам так и по столбцам (т.н. FastTrack Interconnect). Как можно видеть из рис.1.18, ЛЭ имеют возможность коммутации входов и выходов как на ЛМС, так и на ГМС. Кроме того, на ЛЭ могут быть сформированы глобальные управляющие сигналы, такие как внутренняя тактовая частота, сигналы асинхронного сброса и установки. Каждый ЛБ коммутируется на две ЛМС, тем самым улучшая возможности трассировки ПЛИС.

На рис 1.19 приведена структурная схема элемента ввода-вывода (ЭВВ).Как можно заметить, ЭВВ позволяет скоммутировать данные как на глобальные цепи, так и на локальную матрицу соединений. Управление ЭВВ осуществляется с помощью глобального управляющего сигнала разрешения выхода (Chip-Wide Output Enable). Кроме того, можно задать режим пониженной скорости переключения ЭВВ (Slew Rate Control), что позволяет снизить «звон» от высокой скорости переключения, правда ценой 5 нс задержки.

Рис.1.19. Элемент ввода-вывода

ПЛИС семейства FLEX6000 поддерживают возможность конфигурации через порт JTAG, временные диаграммы приведены на рис. 1.20.

Рис.1.20. Временные диаграммы конфигурации через порт JTAG.

Временные параметры конфигурации по порту JTAG приведены в таблице 1.6

Таблица 1.6.

Обозначение

Параметр

Значение

мин

Макс

tJCP

Период сигнала ТСК, нс

100

 

tJCH

Длительность единичного уровня сигнала ТСК, нс

50

 

tJCL

Длительность нулевого уровня сигнала ТСК, нс

50

 

tJPSU

Время установления порта JTAG, нс

20

 

tJPH

Длительность сигнала JTAG

45

 

tJPCO

Задержка распространения сигнала относительно такта JTAG, нс

 

25

tJPZX

Задержка перехода сигнала JTAG из третьего состояния, нс

 

25

tJPXZ

Задержка перехода сигнала JTAG в третье состояние, нс

 

25

tJSSU

Время установки регистра захвата, нс

20

 

tJSH

Длительность сигнала на входе регистра захвата, нс

45

 

tJSCO

Задержка обновления сигнала в регистре захвата относительно такта, нс

 

35

tJSZX

Задержка перехода сигнала регистра захвата из третьего состояния, нс

 

35

tJSXZ

Задержка перехода сигнала регистра захвата в третье состояние, нс

 

35

На рис.1.21 приведена временная модель FLEX6000, а в таблице 1.7 значения ее парметров.

Рис.1.21. Временная модель ПЛИС FLEX6000.

Таблица 1.7

Обозначение

Параметр

Значение (для EPF6010A-1), нс

мин

макс

tREG_TO_REG

Задержка на ТП для обратной связи триггера ЛЭ в цепочке переноса

 

1.2

tCASC_TO_REG

Задержка в цепи каскадирования до входа регистра

 

0.9

tCARRY_TO_REG

Задержка в цепи переноса до входа регистра

 

0.9

tDATA_TO_REG

Задержка входных данных ЛЭ до регистра

 

1.1

tCASC_TO_OUT

Задержка от входа каскадирования до выхода ЛЭ

 

1.3

tCARRY_TO_OUT

Задержка от входа переноса до выхода ЛЭ

 

1.6

tDATA_TO_OUT

Задержка входных данных ЛЭ до выхода

 

1.7

tREG_TO_OUT

Задержка данных с выхода регистра до выхода ЛЭ

 

0.4

tSU

Время установки регистра

0.9

 

tH

Время удержания сигнала на входе регистра после подачи синхроимпульса

1.4

 

tCO

Задержка выходного сигнала регистра относительно такта

 

0.3

tCLR

Задержка сброса регистра

 

0.4

tC

Задержка управляющего сигнала на регистре

 

1.8

tLD_CLR

Задержка сигнала синхронного сброса или загрузки регистра в режиме счетчика

 

1.8

tCARRY_TO_CARRY

Задержка сигнала переноса от входа переноса до выхода переноса

 

0.1

tREG_TO_CARRY

Задержка выходного сигнала регистра до выхода переноса

 

1.6

tDATA_TO_CARRY

Задержка входных данных ЛЭ до выхода переноса

 

2.1

tCARRY_TO_CASC

Задержка сигнала переноса от входа переноса до выхода каскадирования

 

1.0

tREG_TO_CASC

Задержка выходного сигнала регистра до выхода каскадирования

 

1.4

tCASC_TO_CASC

Задержка сигнала каскадирования от входа каскадирования до выхода каскадирования

 

0.5

tDATA_TO_CASC

Задержка входных данных ЛЭ до выхода каскадирования

 

1.1

tCH

Длительность высокого уровня тактового сигнала регистра

2.5

 

tCL

Длительность низкого уровня тактового сигнала регистра

2.5

 

tOD1

Задержка сигнала от выходного буфера до вывода, VCCIO=3.3 В, slew rate = off

 

1.9

tOD2

Задержка сигнала от выходного буфера до вывода, VCCIO=2.5 В, slew rate = off

 

4.1

tOD3

Задержка сигнала от выходного буфера до вывода, slew rate = on

 

5.8

tXZ

Задержка сигнала в выходном буфере после сигнала запрещения выхода

 

1.4

tZX1

Задержка сигнала в выходном буфере после сигнала разрешения выхода, VCCIO=3.3 В, slew rate = off

 

1.4

tZX2

Задержка сигнала в выходном буфере после сигнала разрешения выхода, VCCIO=2.5 В, slew rate = off

 

3.6

tZX3

Задержка сигнала в выходном буфере после сигнала разрешения выхода, slew rate = on

 

5.3

tIOE

Задержка сигнала разрешения выхода

 

0.5

tIN

Задержка сигнала во входом буфере

 

3.6

tIN_DELAY

Задержка сигнала во входом буфере при введении дополнительной задержки

 

4.8

tLOCAL

Задержка ЛМС

 

0.7

tROW

Задержка в строке ГМС

 

2.9

tCОL

Задержка в столбце ГМС

 

1.2

tDIN_D

Задержка данных с выделенного вывода до входа ЛЭ

 

5.4

tDIN_C

Задержка управляющих сигналов с выделенного вывода до входа ЛЭ

 

4.3

tLEGLOBAL

Задержка сформированного в ПЛИС управляющего сигнала с выхода ЛЭ до входов других ЛЭ.

 

2.6

tLABCARRY

Задержка сигнала переноса в другой ЛБ

 

0.7

tLABCASC

Задержка сигнала каскадирования в другой ЛБ

 

1.3

t1

Тестовая задержка регистр – регистр

 

37.6

tDPR

Тестовая задержка регистр – регистр через 4 ЛЭ, 3 ряда и 4 ЛМС

   

tINSU

Время установки глобального синхросигнала на регистре ЛЭ

 

2.1

tINH

Время удержания данных для глобального синхросигнала на регистре ЛЭ

 

0.2

tOUTCO

Задержка появления данных на выходе для глобального синхросигнала

 

2.0

Времена задержек распространения сигнала по ГМС приводятся из расчета «худшего случая».

 

- Наверх -

 

Координаты:

   г. Москва, пр. Мира, 102

Для писем:

   105066, Россия, г. Москва, а/я 18

Тел.: (495) 778-97-04

e-mail: mail@dsol.ru, info@dsol.ru

 

© НПП “Цифровые решения” 2003 — 2006

Разработка светодиодных экранов | Разработка бегущих строк | Проектирование ПЛИС и СБИС | Разработка законченных устройств и модулей | Синтез алгоритмов |

Rambler's Top100 Rambler's Top100